╔══════════════════════════════════════════════════════════════╗
║▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒░ MPU Z380 ░▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒║
╚══════════════════════════════════════════════════════════════╝
[ Продолжение. Предыдущие публикации - в номерах 18,17,16,15,14,
12,11,10,9,8,7 ]
(C) WLODEK BLACK
Управление ресурсами памяти с помощью
встроенного контроллера обращения к памяти
Следует сразу заметить, что использовать встроенный контроллер
памяти (ВКП) вовсе не обязательно. Если быстродействие ОЗУ со-
ответствует тактовой частоте процессора, если внешние схемы
выборки устройств памяти обеспечивают все необходимые электри-
ческие сигналы, о существовании ВКП можно даже не догадываться.
Использование ВКП целесообразно, по-видимому, либо в самых про-
стых устройствах со статическим ОЗУ, либо при наличии медленных
устройств в составе памяти.
Z380 поддерживает две схемы организации сигналов выборки
устройств памяти (Memory Chip Select) в пределах младших 16М
адресного пространства. Первая схема предоставляет для исполь-
зования 6 сигналов выборки устройств памяти с распределением
адресного пространства следующим образом:
00FFFFFFH ┌───────────────────┐
/UMCS │ Верхняя │
│ память │
├───────────────────┤
│░░░░░░░░░░░░░░░░░░░│
│ Не используется │
├───────────────────┤
/MCS3 │ Средняя │
│ память-3 │
├───────────────────┤
/MCS2 │ Средняя │
│ память-2 │
├───────────────────┤
/MCS1 │ Средняя │
│ память-1 │
├───────────────────┤
/MCS0 │ Средняя │
│ память-0 │
├───────────────────┤
│░░░░░░░░░░░░░░░░░░░│
│ Не используется │
├───────────────────┤
/LMCS │ Нижняя │
│ память │
00000000H └───────────────────┘
Вторая схема предоставляет 3 сигнала выборки устройств памяти
с распределением адресного пространства согласно рисунку:
00FFFFFFH ┌───────────────────┐
/UMCS │ Верхняя │
│ память │
├───────────────────┤
│ │
│ │
/MCS │ Средняя │
│ память │
│ │
│ │
├───────────────────┤
/LMCS │ Нижняя │
│ память │
00000000H └───────────────────┘
При использовании ВКП можно запрограммировать искусственную
затяжку тактов обращения к памяти дополнительно на 1, 2 или
3 такта раздельно для нижней, верхней и средней памяти. При
использовании первой схемы средняя память делится еще на 4
ареала, для каждого из которых также можно установить свою
задержку. Подобное построение памяти целесообразно, видимо,
при использовании устройств с разным быстродействием, что
очевидно. Но сигналы /RAS и /CAS для динамического ОЗУ ВКП не
вырабатывает.
Нижняя память
Нижняя память начинается от адреса 000000000H и определяется
битами 7...4 регистра LMCSR0 и всеми битами регистра LMCSR1.Эти
биты задают разряды шины адреса, которые должны анализироваться
на предмет выставления сигнала /LMCS. Логика анализа такова: ес-
ли бит регистра = 1, то бит шины адреса проверяется на 0. Если
хотя бы в одном сравнении обнаруживается бит шины адреса = 1,то
сигнал /LMCS не вырабатывается и затяжка тактов не выполняется.
Иными словами, для активизации выборки нижней памяти необходимо,
чтобы все заданные биты шины адреса были = 0.
Регистр LMCS0:
┌─────┬─────┬─────┬─────┬─────┬─────┬─────┬─────┐
│MA15 │MA14 │MA13 │MA12 │ 0 │ 0 │ 0 │ ERF │
└─────┴─────┴─────┴─────┴─────┴─────┴─────┴─────┘
MA15...MA12 - биты определения разрядов A15...A12 шины адреса;
ERF - бит разрешения регенерации нижней памяти: 0 - запрещено;
1 - в цикле регенерации сигнал /LMCS активизируется при попада-
нии адреса регенерации в диапазон нижней памяти. RESET сбрасыва-
ет в 0.
Регистр LMCS1:
┌─────┬─────┬─────┬─────┬─────┬─────┬─────┬─────┐
│MA23 │MA22 │MA21 │MA20 │MA19 │MA18 │MA17 │MA16 │
└─────┴─────┴─────┴─────┴─────┴─────┴─────┴─────┘
MA23...MA16 - биты определения разрядов A23...A16 шины адреса.
Пример: при установлении битов MA23...MA12 в 1 диапазон нижней
памяти "простирается" от 0 до %111111111111 (#0FFF), то есть то-
лько в пределах 4К.
[ Продолжение следует ].
